教材模組 教學目標

1.課程模組整體教學目標：

• 學習RISC-V指令集架構與記憶體階層模擬觀念，並透過系統模擬器觀察程式執行效能及瓶頸。運用FPGA實作客製化指令，並進一步調整軟體工具鏈，觀察應用程式整體效能改善。

2.教材模組：

• B1: RISC-V ISA Formats & Features---簡介RISC-V指令集，並對比MIPS指令集差異及特色分析。
• B2: Gem5 and DRAMSim2 Simulators---運用RISC-V/記憶體模擬器，學習效能評析並觀察效能瓶頸。
• B3: RISC-V on FPGA---整合國內業界產品，介紹客製化指令之設計流程，並於FPGA實作客製化指令，觀察效能改善。

​教材模組 時數

12小時

​教材模組 課程大綱

單元1：B1: RISC-V ISA Formats & Features (2小時)

• B1-1 Lecture: RISC-V Instruction Set Architecture

單元2：B2: Gem5 and DRAMSim2 Simulators (6小時)

• B2-1 Lecture: Architectural Simulation
• B2-2 Lab: RISC-V ISA Simulation: Gem5
• B2-3 Lab: Memory Simulation: DRAMSim2 with Gem5

單元3：B3: RISC-V on FPGA (4小時)

• B3-1 Lab: RISC-V with Custom Instruction on FPGA

可分享教材模組內容

Handout

• RISC-V ISA
• Architectural Simulation
• RISC-V ISA Simulation: Gem5
• Memory Simulation: DRAMSim2 with Gem5
• RISC-V on FPGA

Video

• RISC-V ISA
• Architectural Simulation
• RISC-V ISA Simulation: Gem5
• Memory Simulation: DRAMSim2 with Gem5
• RISC-V on FPGA

Others

• Run script
• Source code for tiled matrix multiplication
• Verilog code for custom instruction demo
• Application source code for demo

示範教材(請點選)

所需實作平台配備與經費需求預估(以模組教學實作所需基本軟、硬體平台估算)

1.具有Linux OS平臺及RISC-V tool chain之工作站，經費：低階運算工作站約NT$78,807元。(台銀共同供應契約編號5)

2.Terasic T-Core FPGA, JTAG UART (109年2月上市)，經費：友晶T-Core及JTAG UART每份約NT$3,000元

實作平台配備(請點選)

聯盟／示範教學實驗室可提供之訓練與技術支援（含實驗示範影片）

1.線上教學影片: https://youtube.com/playlist?list=PLu7X08EhejdoyYGSraYG87iSeHllO-0A1
2.辦理種子教師培訓營
3. 聯盟網址：https://reurl.cc/Qjxzl9
4. ATP課程資料庫官網：http://atp.ee.ncku.edu.tw/

聯絡窗口

負責教師：國立臺灣科技大學資訊工程系 劉一宇副教授
專責助理：無
聯絡電話：(02)2730-3664
劉老師信箱：yyliu@mail.ntust.edu.tw