教材模組 教學目標

1.課程模組整體教學目標：

• 將RISC-V的指令集架構，結合原本『計算機組織』所學習MIPS CPU的概念，實作出單時序支援RISC-V基本以及壓縮指令集的處理器核心。

2.教材模組：

• A1: Single Cycle RISC-V Hardware Implementation---開發結合RISC-V與硬體設計之教學模組，學生可基於此份教材了解RISC-V基本指令集及其硬體架構，並透過Verilog硬體描述語言具體實現一個單時序RISC-V處理器
• A2: Compression ISA Implementation in Single Cycle RISC-V---開發RISC-V新型態壓縮指令集實作模組，學生可基於此份教材了解RISC-V壓縮擴充指令集及其硬體設計，並透過Verilog硬體描述語言設計一個可支援壓縮指令集之單時序RISC-V處理器

​教材模組 時數

12小時

​教材模組 課程大綱

單元1：A1: Single-Cycle RISC-V Hardware Implementation (6小時)

• A1-1 Lecture: Introduction to RISC-V
• A1-2 Lab: Single Cycle RISC-V Hardware Implementation

單元2：A2: Compression ISA Implementation in Single-Cycle RISC-V (6小時)

• A2-1 Lecture: Introduction to Compression ISA in RISC-V
• A2-2 Lab: Compression ISA Hardware Implementation

可分享教材模組內容

Handout

• Introduction to RISC-V
• Single-Cycle RISC-V Implementation
• Introduction to Compression ISA in RISC-V
• Compression ISA Implementation in Single Cycle RISC-V

Video

• Introduction to RISC-V
• Single-Cycle RISC-V Implementation
• Introduction to Compression ISA in RISC-V
•  Compression ISA Implementation in Single Cycle RISC-V

Others

• Testbench and Synthesis File
• Online tutorial of verilog coding

示範教材(請點選)

所需實作平台配備與經費需求預估(以模組教學實作所需基本軟、硬體平台估算)

1.具有Verilog模擬環境(NC-Verilog)以及合成環境(Synopsys license for Design Compiler)之工作站

2.經費：低階運算工作站約NT$100,000元

實作平台配備(請點選)

聯盟／示範教學實驗室可提供之訓練與技術支援（含實驗示範影片）

1.線上教學影片: 可分享上述所列教材教學內容
2.辦理種子教師培訓營
3. 聯盟網址：https://reurl.cc/Qjxzl9
4. ATP課程資料庫官網：http://atp.ee.ncku.edu.tw/

聯絡窗口

負責教師：國立臺灣大學電子工程學研究所 吳安宇教授
專責助理：無
聯絡電話：(02)3366-3641
吳老師信箱：andywu@ntu.edu.tw