C-8近_記憶體運算及記憶體內運算電路設計
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ATP課程資料庫 模組名稱 |
近記憶體運算及記憶體內運算電路設計 |
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教材模組 教學目標 |
為了提高智慧行動裝置人工智慧加速電路整體效能，當務之急便是提高智慧行動裝置內晶片之間的資料傳輸效率，尤其運算電路及動態記憶體之間的資料傳輸；為了有效地降低神經網路晶片整體運算能耗，為了有效降低資料搬移能耗及提升系統每瓦運算量，記憶體內運算(computation-in-memory)電路近年來被廣泛的討論。本課程模組將以記憶體為重心介紹記憶體內運算，以實現低能耗神經網路運算加速。在記憶體內運算電路方面，本課程將探討不同型態記憶體內運算陣列其運算特性、效能、穩定度、準確度及可行性，並分析如何利用連線架構將記憶體內運算電路陣列與數位加速電路結合。 |
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教材模組時數 |
12 小時 |
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教材模組 課程大綱 |
單元1 - 先進製程嵌入式記憶體設計挑戰 (上課2.5小時,實驗:0.5小時) 單元2 - 類比式/數位式記憶體內運算電路設計概念 (上課2.5小時,實驗:0.5小時) 單元3 - 嵌入式記憶體(SRAM-based)內運算電路 (上課2.5小時,實驗:0.5小時) 單元4 - 嵌入式非揮發式記憶體(NVM-based)內運算電路 (上課2.5小時,實驗:0.5小時) |
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可分享教材模組內容說明 |
在記憶體內運算電路部分，除了探討嵌入式記憶體設計在先進製程所遇到的挑戰，並分別就類比式記憶體及數位式記憶體探討設計概念及其優缺點，再延伸探討SRAM-based及eNVM-based的記憶體內運算電路設計概念，教材模組包含課程講義及實驗題目講義，實驗包含以下4個項目，採用ASAP 7nm Open PDK。 實驗項目-1: FinFET SRAM Static Noise Margin 實驗項目-2: Binary sensing amplifier 實驗項目-3: Analog SRAM-based matrix-vector multiplication 實驗項目-4: Digital computation-in-memory |
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所需實作平臺配備與經費需求預估(以模組教學實作所需基本軟、硬體平臺估算) |
設備費(單價超過1萬元)：工作站(可執行HSPICE及Virtuoso進行電路模擬及實體佈局) |
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聯盟/示範教學實驗室可提供之訓練與技術支援 (含實驗示範影片) |
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聯絡窗口 |
負責教師：國立陽明交通大學國際半導體產業學院黃柏蒼教授 聯絡電話：03-5712121分機59438 聯絡信箱：bughuang@nycu.edu.tw |
